東京都 ／ 渋谷区
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Verilog・VHDLによるLSI論理設計検証／渋谷
Verilog・VHDLによるLSI論理設計検証／渋谷
- 月給400,000円〜500,000円
- 各線「渋谷駅」より徒歩8分
- ・9：00 ～ 18：00（実働 8時間） ・休憩 12：00 ～ 13：00
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